96
data(15 downto 12) <= slv_reg3(3 downto 0);ssd_inst: SSD_CTRL
Generic Map(number_of_digits => 4)
Port Map( clk => S_AXI_ACLK,
data => data,
AN => an,
C => c);
-- User logic ends- Urmează adăugarea pinilor de ieșire AN și C în primul fișier VHDL pentru componenta descrisă în
al doilea fișier VHDL
S_AXI_RREADY : in std_logic;
AN: out std_logic_vector(3 downto 0);
C: out std_logic_vector(7 downto 0)
);
end component my_SSD_ip_v1_0_S00_AXI; - iar apoi, în primul fișier VHDL, se vor adăuga pinii de ieșire:
s00_axi_rready : in std_logic;
AN: out std_logic_vector(3 downto 0);
C: out std_logic_vector(7 downto 0)
);
end my_SSD_ip_v1_0;- Într-un final, ultimul pas legat de cod VHDL este actualizarea legăturilor dintre componenta
descrisă în fișierul al doilea și primul fișier VHDL
S_AXI_RREADY => s00_axi_rready,
an => an,
c => c
);După acest pas, codul funcționează după următoarea diagramă, unde AXI4 component este
componenta generată automat, iar SSD_CTRL este componenta creată de noi:
Fig. 125 : Diagrama de funcționare a componentei create- Urmează selectarea tuturor taburilor care apar ca fiind modificate, taburi ce se găsesc în Package
IP -> Packing Steps. Aceste taburi modificate se vor selecta pe rând, de sus în jos, și pe fiecare se
va apăsa Merge changes from Customization Parameters Wizard