FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

9

Fig. 15: Fereastra proiectului în Vivado

Pentru a se putea explica mai bine, am împărțit-o în 4 subferestre, după cum urmează:

1. Flow Navigator cu următoarele taburi:
   a. Project Manager cu subtabul Settings. Dacă se dă click pe acesta, se deschide o
   fereastră unde se pot modifica diferite setări cum ar fi FPGA-ul, ce tip de simulare se
   dorește, strategia de sinteză și de implementare ce vor fi utilizate și altele. Pentru
   acest proiect nu este nevoie să modificăm aceste setări, deoarece setările implicite
   sunt suficient de bune.
   b. IP INTEGRATOR → acesta este utilizat pentru dezvoltarea proiectelor de tip vizual.
   Este foarte util atunci când se dorește combinarea logicii din FPGA cu un
   procesor. Mai multe detalii vom oferi mai târziu.
   c. SIMULATION → utilizat pentru rularea simulării
   d. SYNTHESIS → utilizat pentru rularea sintezei. Sinteza este o operație ce convertește
   codul VHDL / Verilog în componentele fizice ce se găsesc în FPGA. Acest pas practic
   convertește codul într-o schemă în care se găsesc respectivele componente și
   conexiunile dintre ele. Dacă se utilizează doar logica combinațională și secvențială
   (fără alte blocuri de tip adunare sau înmulțire), codul este convertit doar în LUT-uri și
   bistabili.
   e. IMPLEMENTATION → implementarea înseamnă translatarea efectivă a schemei
   generate în urma sintezei în blocurile existente fizic în FPGA. Practic, în urma
   implementării, vom ști exact ce bistabili și LUT-uri din FPGA-ul respectiv vor fi
   utilizați și cum sunt realizate conexiunile între componente.
   f. PROGRAM AND DEBUG → în acest tab se poate genera fișierul de programare a
   FPGA-ului prin subtabul Generate Bitstream, dar tot aici se poate deschide și
   fereastra de programare. De asemenea tot de aici se poate deschide și o fereastră în