FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

11

3. Logica combinațională în VHDL

VHDL este un limbaj de descriere hardware și nu un limbaj de programare. Abrevierea care se folosește
pentru limbajele de descriere hardware este HDL (Hardware Description Language). În urma “rulării”
limbajului de descriere hardware este generată o schemă cu porți logice și bistabili.
Pașii ce trebuie urmați pentru a putea obține fișierul bit de programare a FPGA-ului sunt generarea
sintezei și a implementării. Sinteza translatează codul VHDL în componentele ce se găsesc în FPGA, iar
implementarea decide unde vor fi plasate respectivele componente și cum vor fi realizate în interiorul FPGA-
ului, conexiunile între acestea, prin matricea de rutare.

Pentru testarea codului VHDL poate fi realizată o simulare. Există mai multe tipuri de simulări.
Cea mai simplă este simularea efectivă a codului, Behavioral Simulation. De regulă, aceasta este
relevantă, însă se poate întâmpla ca, uneori, particularitățile FPGA-ului să schimbe un pic comportamentul,
deși nu ar trebui. Acesta este motivul pentru care este mai bine să facem simulare de tip Post Synthesis sau
Post Implementation. Aceste două tipuri de simulări utilizează efectiv, ca și cod de simulare, nu codul VHDL
scris de noi, ci bistabilii și LUT-urile generate în urma sintezei, respectiv implementării.

În acest capitol vor fi explicate metodele utilizate la implementarea logicii combinaționale. Pentru
exemplificare, am ales implementarea unui multiplexor cu 4 intrări și 2 linii de selecție:

Fig. 16: Multiplexor cu 4 intrări și 2 linii de selecție

Utilizând porți logice, un astfel de multiplexor poate fi implementat astfel:

Fig. 17 : Multiplexor implementat cu porți logice

Schema din Fig. 17 poate fi descrisă astfel:

Q = ((not S0) and (not S1) and Y0) OR