17
➔ Se adaugă biblioteca
STD_LOGIC_UNSIGNED ce ne
permite să realizăm operații de
adunare➔ Se adaugă componenta
de tip mux. Atenție, spre
deosebire de entitate, după
cuvântul “mux” nu se utilizează
cuvântul “is”➔ Sunt adăugate
semnalele s, y și q de
dimensiunile corespunzătoare➔ uut înseamnă Unit
Under Test (unitate sub testare)➔ definirea unui proces în
care sunt generate semnalele de
test ‘y’ și ‘s’. Acest proces are
eticheta “adder”➔ așteaptă 5 nanosecunde
până se reia procesul de adunareLa codul de mai sus trebuie adăugate niște comentarii. În zona unde sunt adăugate semnalele, se
observă utilizarea operatorului ‘:=’. Acest operator este operatorul de inițializare. Astfel, pentru semnalul ‘s’,
valoarea cu care acesta începe este “00”, pe când la y este “0000”.
Notă: Pentru atribuirea valorilor la vectori se utilizează ghilimele, pe când pentru atribuirea valorilor la
biți se utilizează apostrof.
La partea de UUT se observă Port Map. Sub această structură se face conexiunea între semnalele
definite în partea de arhitectură și semnalele de intrare / ieșire ale multiplexorului, acest lucru făcându-se
utilizând simbolul ‘=>’.
Singurul proces ce se află în arhitectură are eticheta “adder”. În arhitectură pot exista mai multe
procese, iar eticheta este opțională, însă, uneori, foarte utilă. În acest proces sunt generate semnalele de
intrare în multiplexor, și anume s și y. La fiecare proces se pot pune și parametri, procesul respectiv fiind
sensibil la oricare dintre fronturile oricărui semnal aflat în această listă –