FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

18

acest lucru îl vom detalia mai târziu. Acest tip de proces se utilizează doar pentru testare, mai ales că în
interiorul său se găsește construcția de tip “wait”, construcție ce nu va trebui utilizată în
implementarea unei componente.

Simularea poate fi pornită dacă din fereastra Flow Navigator (în partea stângă) se dă click pe Run
Simulation și apoi se selectează Run Behavioral Simulation.

Fig. 24: Rularea simulării

Acest tip de simulare, Behavioral Simulation, face simularea doar de cod VHDL, nu și de implementare în
FPGA. Tipurile celelalte de simulări vor fi explicate după ce se va genera schema de programare pentru FPGA.

Rezultatul simulării este următorul:

Fig. 25: Rezultatul simulării

Aici se vede faptul că, atunci când s = 0, q are valoarea y[0], când s = 1, q are valoarea y[1] și așa mai
departe.

3.3. With / select, when / else și case

Deși următoarele implementări sunt realizate utilizând construcții diferite, rezultatul este

același:^

(a) (b)