22
În fereastra Design Runs se poate vedea cum rulează sinteza cu numele synth_1. După ce s-a terminat
sinteza de rulat, apare fereastra Synthesis Complete pe care se va apăsa butonul Cancel deoarece nu dorim
să urmăm pașii descriși în această fereastră. În figura de mai sus se vede opțiunea Open Synthesized Design,
care este de culoare gri, lucru ce indică faptul că nu poate fi dată comanda respectivă. După rularea sintezei,
aceasta apare înnegrită, deci se poate deschide sinteza. Pentru crearea fișierului de constrângeri trebuie
deschisă sinteza, deci se apasă acest buton. După aceasta se deschide sinteza și, în partea de jos, găsim
fereastra IO Ports. Aceasta este un tabel în care pe prima coloană se găsesc pinii de intrare / ieșire, iar pe
coloana a 4-a se găsesc conexiunile către pinul FPGA-ului. Coloana a 7-a este de asemenea importantă, aici
găsindu-se IO Standard, acesta reprezentând standardul de intrare / ieșire al nivelului logic utilizat. Astfel,
dacă la ieșirea unui pin se găsește un switch conectat la tensiunea 3.3V, atunci standardul logic
corespunzător este LVCMOS33.
[https://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf]
Fig. 28: Fereastra I/O PortsÎn figura de mai sus, conexiunile încă nu sunt realizate, iar acest lucru trebuie făcut manual. Astfel, din
tabelul IO Ports se expandează s, y și Scalar Ports și va trebui adăugat, pentru fiecare semnal, pinul din FPGA
corespunzător, conform figurii: Fig. 26: Conexiunile către pinii FPGA
După realizarea conexiunilor, acel tabel trebuie să arate astfel: