24
Fig. 31: Adăugarea unui fișier de constrângeri deja existent- În fereastra Add or create constraints alegem opțiunea Add Files.
- În fereastra care apare se alege fișierul de constrângeri în format XDC.
În fișierul de constrângeri ar trebui să avem definit cel puțin un clock, conexiunile către IO și standardul
logic pentru fiecare. Fișierul de constrângeri pentru acest multiplexor arată astfel:
# Clock signal
set_property PACKAGE_PIN W5 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock - add - name sys_clk_pin -period 10.00 - waveform {0 5} [get_ports clk]# Input signals
set_property PACKAGE_PIN V17 [get_ports {y[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {y[0]}]
set_property PACKAGE_PIN V16 [get_ports {y[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {y[1]}]
set_property PACKAGE_PIN W16 [get_ports {y[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {y[2]}]
set_property PACKAGE_PIN W17 [get_ports {y[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {y[3]}]# Select signals
set_property PACKAGE_PIN T1 [get_ports {s[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {s[0]}]
set_property PACKAGE_PIN R2 [get_ports {s[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {s[1]}]# Output signal
set_property PACKAGE_PIN U16 [get_ports q]
set_property IOSTANDARD LVCMOS33 [get_ports q]În fișierele de constrângeri, tot ce este urmat de simbolul # reprezintă comentariu. Astfel, prin
comentariu avem delimitată zona de clock și zona de date. În zona de clock, pe prima linie, avem definită
conexiunea către pinul W5 al FPGA-ului, iar semnalul în fișierul VHDL poartă numele “clk”.