25
Urmează setarea standardului logic LVCMOS33 pentru același semnal, iar, în final, în următoarea linie,
același semnal este definit ca fiind de tip clock prin expresia “create_clock –add”. Astfel, sintetizatorul va ști
că perioada de clock este de 10 ns, definită prin expresia “–period 10.00” cu factor de umplere de 50%,
definit prin expresia “-waveform {0 5}”. Urmează datele care au definit, pentru fiecare semnal, pinul de
conexiune la FPGA, apoi este definit standardul logic.
Prin acest fișier se pot realiza conexiunile doar modificând datele de aici. De exemplu, dacă se dorește ca
semnalul din fișierul VHDL să nu se numească “data” ci “switch”, atunci, în acest fișier, se va înlocui cuvântul
“data” cu “switch”. De asemenea, trebuie menționat faptul că acești pini de date au conexiune către
switchurile de pe placă.
!Notă : Este important ca fișierul top module să aibă exact același nume care se găsește și în fișierul de
constrângeri. De exemplu, dacă un port este notat cu literă mare în fișierul de constrângeri și în VHDL este
cu literă mică, atunci va fi generată o eroare.