FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

46

culorii dorite pentru pixelul respectiv și să fie afișată pe ecran imaginea corespunzătoare.

Urmărind adresele pentru baleierea pe orizontală în Fig. 53, și pentru baleierea pe verticală în Fig. 54, se
pot utiliza două numărătoare pentru realizarea celor două semnale de sincronizare și crearea adreselor
pixelilor, ca în schema următoare:

Fig. 5 5: Schema de baleiere pe orizontală și pe verticală

După cum se vede în Fig. 55, utilizând un numărător se generează adresa pe orizontală, H_ADDR.
Resetul numărătorului se generează utilizând un comparator. Valoarea la care trebuie să ajungă
numărătorul, pentru a se realiza resetul, este 0x53F. Același lucru este valabil și pentru generarea adresei pe
verticală, V_ADDR, resetul fiind realizat când numărătorul ajunge la valoarea 0x325.

Tot în schemă se observă faptul că HSync și VSync se obțin utilizând niște comparatoare și o poartă
logică NAND. Astfel HSync va avea valoarea 0 când adresa H_ADDR este mai mare de 0x417 și mai mică de
0x4A0, iar VSync este 0 când V_ADDR este mai mare decât 0x302 și mai mic decât 0x309, în afara acestor
valori semnalele HSync și VSync având valoarea 1. Toate valorile din Fig. 55 sunt luate din Fig. 53, respectiv
Fig. 54.