FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

47

Implementarea VHDL a acestei scheme se poate găsi în anexă la subcapitolul Sync_VGA.vhd. Semnalul
‘clk’ este semnalul de intrare (acesta este clock-ul de funcționare a rezoluției alese, 65 MHz în cazul de față),
iar semnalele de ieșire sunt HSync, VSync, en_q, HAddr[11:0] și VAddr[11:0].

În arhitectură trebuie definite semnalele (cu rol de buffer, în acest caz) HAddr_buf și VAddr_buf.

Apoi vor fi create două procese H_CNT și V_CNT, după care vor fi realizate atribuiri pentru generarea
HSync, VSync și en_q. Corelația între cod și schema din Fig. 55 se găsește mai jos, în Fig. 56.

Fig. 56: Analogia între cod VHDL și schema pentru implementarea semnalelor HSync și VSync

Pentru verificarea acestei componente într-un TestBench este necesar doar clock-ul. Astfel, următorul
cod, ce se găsește în testB_sync_vga.vhd din anexă, este suficient pentru testarea acestei componente: