FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

(Cristian I.K_ntXI) #1
48

Astfel, se poate observa în Fig. 57 și faptul că sunt respectați timpii din Fig. 53 și în Fig. 58 că sunt
respectați timpii din Fig. 54.


Fig. 57: Simularea timpilor pentru HSync și en_q
Free download pdf