67
Figure 73: Componentele din SLICEL din capsula de FPGA utilizatăAici se observă că acest SLICEL are 4 LUT-uri, un sumator, 8 bistabili și 3 multiplexoare. Multiplexoarele
sunt utilizate pentru a realiza conexiunile necesare (acestea făcând parte efectiv din matricea de rutare), iar
fiecare LUT are 2 ieșiri: Q5 și Q6. Ieșirea Q5 este corespunzătoare intrărilor A1, A2, A3, A4 și A5, iar ieșirea
Q6, în plus față de Q5, mai are și pinul A6 ca și pin de intrare. Cu alte cuvinte, acest tip de LUT are o zonă de
memorie comună, corespunzătoare ambelor ieșiri, și o zonă de memorie separată, corespunzătoare doar
ieșirii Q6.
La nivel de sinteză nu se pot vedea efectiv componentele utilizate în implementare. Pentru a se putea
vizualiza, va trebui rulată implementarea, iar apoi va trebui apăsat pe Open Implemented Design și se va
deschide design-ul realizat în urma implementării, implicit aici existând un singur tab: Device. În acest tab,
din Netlist, se pot selecta, evidenția și marca componentele. De exemplu, în următoarea imagine se văd doi
bistabili în slice-uri diferite.