FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

68

Fig. 74: Evidențierea componentelor

Bistabilul din partea de sus este marcat printr-un romb de culoare roz, iar cel de jos este evidențiat
utilizând culoarea roșie. Evidențierea / marcarea se poate face dând click dreapta pe componenta din netlist
și acolo se găsesc opțiunile pentru evidențiere / marcare.

În urma implementării, tot în Device se pot vedea și conexiunile create între componente, dacă se
bifează butonul din imaginea următoare. Cu alte cuvinte, se pot vedea conexiunile dintre componente, iar
dacă se selectează un traseu din netlist, atunci acesta va fi evidențiat în Device.

Fig. 75: Conexiunile dintre componente

Toate aceste componente sunt așezate în Device după cum este aleasă strategia de implementare, însă
această strategie e posibil să nu facă implementarea după placul nostru. În exemplul dat, bistabilii utilizați
pentru implementarea reg_generated[0] sunt foarte îndepărtați. Acest lucru se poate vedea evidențiindu-i
în netlist, după cum se vede în imaginea următoare: