FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

(Cristian I.K_ntXI) #1
82

Fig. 100: Schimbarea numelui unui port


  1. Pasul 14 se repetă și pentru pinii de ieșire de la GPIO și UART. Astfel, numele “gpio_rtl_0” se
    schimbă în “led”, numele “gpio_rtl_1” se schimbă în “sw”, iar “uart_rtl_0” se schimbă în
    “uart”.

  2. Se dă dublu click pe Processor System Reset, după care se selectează 1 în câmpul Ext reset
    Logic Level din fereastra Processor System Reset


Fig. 101: Schimbarea logicii de reset


  1. Se salvează diagrama apăsând combinația de taste CTRL+S sau apăsând butonul Save din
    partea stângă sus.

  2. Mai departe se deschide fereastra Sources din BLOCK DESIGN. Trebuie să fim siguri că este
    selectată Hierarchy. Aici se va da click dreapta pe design_1 și se selectează Create HDL
    Wrapper...

Free download pdf