FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

(Cristian I.K_ntXI) #1
83

Fig. 102: Crearea HDL Wrapper


  1. Apare fereastra Create HDL Wrapper, se va apăsa pe butonul OK, lăsându-se opțiunea
    implicită.

  2. Se rulează sinteza. Așteptăm până se termină de generat toate blocurile, ordinea de
    generare putând fi văzută în fereastra de jos, în tabul Design Runs. Aici se vede că sinteza
    este în așteptare până în momentul în care blocurile vor fi generate.


Fig. 103: Design runs


  1. Următorul pas este identic cu pasul de adăugare a pinilor de la subcapitolul Crearea Fișierului
    de constrângeri. Semnalele de la switch vor avea sufixul “tri_i”, care înseamnă trei stări
    (tristate) și input. GPIO-urile au posibilitatea să aibă selectate cele 3 stări, ‘0’ logic, ‘1’ logic și
    înalta impedanță, iar acest GPIO are pinii utilizați ca fiind pini de intrare. La fel se întâmplă și
    la leduri, însă acestea vor fi de ieșire. Corelarea pinilor cu semnalele va fi realizată după cum
    urmează:

Free download pdf