FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

(Cristian I.K_ntXI) #1
93

Fig. 120: Adăugarea interfeței AXI4


  1. Se completează câmpurile ce apar. Locația nu ar trebui modificată deoarece locația proiectului
    este detectată automat și IP-ul este adăugat într-un nou folder, numit ip_repo


Fig. 121: Opțiunile pentru crearea IP-ului cu interfața AXI4


  1. În fereastra Add Interface nu trebuie modificat nimic, deoarece setările implicite sunt bune
    pentru proiectul nostru, astfel se va apăsa butonul Next. Cu toate că valorile implicite sunt în
    regulă, vom da niște explicații la setările respective:
    a. În câmpul Interface Type trebuie selectat tipul interfeței. Opțiunile ar fi Lite, Full și
    Stream. AXI Lite este comunicația clasică între procesor și periferic. Astfel, noi trebuie să
    o folosim pe aceasta pentru perifericul nostru. Această interfață trebuie folosită când se
    dorește interfațarea cu procesorul. AXI Stream, sau pe scurt AXIS, este interfața care
    permite transmiterea unui pachet lung de date. De regulă, acesta este folosit pentru
    date de tip video sau audio, în care datele trebuie transmise în mod continuu de la sursă
    la destinație. AXI Full este o combinație între celelalte două tipuri de AXI.
    b. Urmează câmpul Interface Mode cu două opțiuni: Slave și Master. În cazul de față, dorim
    ca procesorul să controleze IP-ul nostru, iar acest lucru face ca IP-ul să fie slave.
    c. Cu toate că există câmpul Data Width, acesta nu poate fi modificat.
    d. De asemenea, Memory Size nu poate fi modificat.

Free download pdf