FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

a

Anexa

Aici se vor găsi codurile componentelor create în VHDL / C și fișierele de constrângeri, pentru a putea
fi copiat codul direct în Vivado.

mux.vhd

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity mux is
Generic (SEL_WIDTH: integer := 2);
Port ( s : in STD_LOGIC_VECTOR(SEL_WIDTH - 1 downto 0);
y : in STD_LOGIC_VECTOR(2 ** SEL_WIDTH - 1 downto 0);
q : out STD_LOGIC);
end mux;

architecture Behavioral of mux is

begin

process(s,y)

begin

for i in 0 to 2 ** SEL_WIDTH - 1 loop

if s = i then

q <= y(i);

end if;

end loop;

end process;

end Behavioral;

ff.vhd

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity ff is
Port ( clk : in STD_LOGIC;
D : in STD_LOGIC;
Q : out STD_LOGIC);
end ff;

architecture Behavioral of ff is

begin

process(clk)