FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

75

Fig. 86 : Momentul de trecere în ‘0’’ a semnalului Hsync_OBUF

Se potate realiza un trigger în diferite combinații. De exemplu, putem verifica dacă apare ‘1’ logic pe
semnalul ROM_extract_pixel_q când HAddr[10 : 4] = "0111101" și VAddr[9 : 4] = "101110".

Fig. 87: Trigger prins când toate cele 3 condiții sunt îndeplinite

Aici sunt evidențiate două zone. În zona 1 avem operația ce este realizată între semnalele adăugate
pentru determinarea triggerului – în cazul nostru trebuie ales operatorul AND. În zona 2 avem valorile
semnalelor ce determină triggerul. Dacă baza aleasă este baza 2, atunci pe fiecare bit se poate decide dacă
acestea vor fi ‘0’, ‘1’ sau indiferent, așa cum se poate vedea și în figura anterioară. Astfel, pentru
HAddr[11:0], valoarea X011_1101_XXXX reprezintă de fapt interogarea “dacă HAddr[10:4] = 011_1101”.