FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

n

cb <= '0';
cc <= '0';
cd <= '1';
ce <= '1';
cf <= '0';
cg <= '0';
elsif data(i 4 + 3 downto i 4) = x"5" then
ca <= '0';
cb <= '1';
cc <= '0';
cd <= '0';
ce <= '1';
cf <= '0';
cg <= '0';
elsif data(i 4 + 3 downto i 4) = x"6" then
ca <= '0';
cb <= '1';
cc <= '0';
cd <= '0';
ce <= '0';
cf <= '0';
cg <= '0';
elsif data(i 4 + 3 downto i 4) = x"7" then
ca <= '0';
cb <= '0';
cc <= '0';
cd <= '1';
ce <= '1';
cf <= '1';
cg <= '1';
elsif data(i 4 + 3 downto i 4) = x"8" then
ca <= '0';
cb <= '0';
cc <= '0';
cd <= '0';
ce <= '0';
cf <= '0';
cg <= '0';
elsif data(i 4 + 3 downto i 4) = x"9" then
ca <= '0';
cb <= '0';
cc <= '0';
cd <= '0';
ce <= '1';
cf <= '0';