FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

12

(S0 and (not S1) and Y0) OR

((not S0) and S1 and Y0) OR

(S0 and S1 and Y0)

3.1. Adăugarea unui fișier sursă

Vom arăta cum se implementează acest multiplexor în Vivado utilizând VHDL, folosind cod similar cu cel
de mai sus. Astfel, după ce a fost creat un proiect, vor trebui urmați pașii următori:

1. Se dă click dreapta în fereastra Sources și se alege opțiunea Add Sources sau se apasă
   butonul + din partea superioară a ferestrei:

Fig. 18 : Adăugarea unui fișier sursă – pas 1

2. În următoarea fereastră se bifează Add or create design sources, apoi se apasă butonul Next:

Fig. 19 : Adăugarea unui fișier sursă – pas 2

3. În fereastra Add or create Design Sources se apasă butonul Create File: