FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

14

6. După acest pas, va apărea fereastra Define Module, în care numele implicit al modulului,
   care se găsește în câmpul Entity name, este deja completat cu “mux”. În câmpul
   Architecture name se găsește numele arhitecturii componentei “mux”. În partea IO Port
   Definitions se adaugă porturile de intrare și ieșire ce se găsesc la acest multiplexor. Astfel,
   pinii s0, s1, y0, y1, y2 si y3 sunt pinii de intrare, iar q este pin de ieșire. Astfel, acești pini se
   adaugă la coloana Port Name, iar direcția se setează din coloana Direction, ca în imaginea
   următoare:

Fig. 23 : Adăugarea unui fișier sursă – pas 6

După toți acești pași se poate verifica în fereastra Sources dacă este adaugată componenta
“mux”. Această componentă este deja completată cu un cod implicit generat, și anume:

➔ Aici este adăugată biblioteca ce va fi

utilizată pentru implementarea operațiilor

➔ Aici este definită entitatea și se găsesc

porturile de intrare și ieșire. Se observă că

porturile sunt de tipul STD_LOGIC. Despre acest

tip mai multe detalii se găsesc mai jos

➔ Aici este definită arhitectura; concret,

după cuvântul cheie “begin” se adaugă, de către

cel ce dezvoltă proiectul, codul ce implementează

comportamentul componentei “mux”