FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

56 În momentul în care baleierea ajunge în zona pixelului dorit, atunci va trebui extrasă data din memorie și afișată pe ecran. ...

57 Fig. 64 : : Afișarea reală pentru caracterul ‘0’ Pentru afișarea pe ecran trebuie în primul rând să reținem fiecare zonă a ec ...

58 caracterului ‘0’ este "001", adresa caracterului ‘1’ este "010", iar când nu se va afișa nimic, va trebui să selectăm adresa ...

59 6. Proiect demo Pentru a vedea cum se poate realiza un proiect un pic mai complex utilizând unele componente deja explicate, ...

60 Întrucât în acest punct informațiile ar trebui să fie suficient de avansate, vor fi explicate doar anumite porțiuni de cod. U ...

61 7. Noțiuni avansate În acest capitol vor fi descrise câteva noțiuni ce nu sunt critice în implementare, totuși este important ...

62 function add_f (A,B: data_type) return data_type is variable m: data_type; begin m:=a + b; return m; end add_f; procedure sub ...

63 Fig 67: Simulare pentru testB_pkg_demo.vhd Această simulare a fost realizată utilizând Post-Implementation Functional Simulat ...

64 q => data_out(i) ); data_in_gen: if i < reg_width - 1 generate process(CLK100MHZ) begin if(CLK100MHZ'event and CLK100MH ...

65 Intrările sunt switch-urile notate cu sw[3:0] și CLK100MHZ, iar ieșirile sunt LED[3:0]. La fiecare intrare și ieșire se vede ...

66 Pentru a se obține schema logică, va trebui selectat din SYNTHESIS DESIGN tabul Netlist, iar apoi va trebui selectat ‘generat ...

67 Figure 73: Componentele din SLICEL din capsula de FPGA utilizată Aici se observă că acest SLICEL are 4 LUT-uri, un sumator, 8 ...

68 Fig. 74: Evidențierea componentelor Bistabilul din partea de sus este marcat printr-un romb de culoare roz, iar cel de jos es ...

69 Fig. 76: Evidențierea bistabililor utilizați Dacă faptul că sunt așa de distanțați poate cauza probleme, atunci se pot realiz ...

70 Fig. 78: Adăugarea într-un PBLOCK a tuturor componentelor utilizate În Fig. 78 se vede că în acest CLB se utilizează 12 bista ...

71 8. Depanarea unui proiect - ILA Cea mai frecventă metodă de depanare este simularea, însă nu toate cazurile pot fi prinse în ...

72 Fig. 79: Adăugarea unui traseu ca fiind Mark Debug Setarea unui Debugger Fig. 80: Adăugarea unei componente de debug Pentru ...

73 Fig. 82: Fișierele de programare și debug După programare, se deschide automat fereastra de analizor logic la care poate fi s ...

74 Pentru a prinde aceeași secvență din imagine, trebuie ca în zona 4 să fie setat triggerul identic cu cel din imagine, apoi po ...

75 Fig. 86 : Momentul de trecere în ‘0’’ a semnalului Hsync_OBUF Se potate realiza un trigger în diferite combinații. De exemplu ...