FPGA_VIVADO_SI_VHDL_Mihael_Cristian_Ignat

86 Fig. 106: Generarea Board Support Package Se apasă pe butonul Next și, din coloana din stânga, se alege template-ul Hello Wo ...

87 108: Deschiderea exemplelor din system.mss !!! Ar trebui stabilit încă de la bun început ce periferice se doresc utilizate pe ...

88 Fig. 110: Programarea FPGA cu fișierul .bit După ce s-a făcut programarea FPGA-ului cu MicroBlaze și perifericele conexe, va ...

89 Fig. 112: Selectarea configurației dorite După toți acești pași, vom avea în FPGA procesorul MicroBlaze programat. Astfel, re ...

90 Fig. 115: Exemplul nou adăugat Dacă FPGA-ul nu este deja programat cu fișierul .bit, atunci trebuie reluați pașii din Fig. 10 ...

91 Toate acestea fiind spuse, pentru ca pinii corespunzători ledurilor să fie de ieșire, vor trebui transmise către pinii T ai b ...

92 Exact ca la leduri, se va realiza inițializarea switchurilor și setarea direcției. Inițializarea se va face utilizând ca și I ...

93 Fig. 120: Adăugarea interfeței AXI4 Se completează câmpurile ce apar. Locația nu ar trebui modificată deoarece locația proie ...

94 e. În câmpul Number of Registers, valoarea implicită este 4. În acest caz, prin regiștri se poate controla din exterior compo ...

95 S_AXI_RREADY : in std_logic; AN : out std_logic_VECTOR(3 DOWNTO 0); C : out std_logic_VECTOR(7 DOWNTO 0) Fig. 124 : Adăugarea ...

96 data(15 downto 12) <= slv_reg3(3 downto 0); ssd_inst: SSD_CTRL Generic Map(number_of_digits => 4) Port Map( clk => S ...

97 Fig. 126 : Modificarea IP-ului Când se ajunge la ultimul tab, se va apăsa butonul Re-Package IP, apoi apare fereastra Close ...

98 10. Utilizarea TCK Tot ce rulează în Vivado are în spate niște comenzi ale unui script numit tickle script, sau, pe scurt, Tc ...

a Anexa Aici se vor găsi codurile componentelor create în VHDL / C și fișierele de constrângeri, pentru a putea fi copiat codul ...

b begin if rising_edge(clk) then q <= d; end if; end process; end Behavioral; testB_ff.vhd library IEEE; use IEEE.STD_LOGIC_1 ...

c uut: ff Port map ( clk => clk, D => d, Q => q); end Behavioral; reg.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; en ...

d component ff Generic( data_width: positive := 1); Port ( clk : in STD_LOGIC; D : in STD_LOGIC_vector(data_width - 1 downto 0); ...

e ce : in STD_LOGIC; rot : in STD_LOGIC; load : in STD_LOGIC; load_data : in STD_LOGIC_VECTOR (number_of_FF - 1 downto 0); data ...

f -- Port ( ); end testB_shift_reg; architecture Behavioral of testB_shift_reg is component shift_reg Port ( clk : in STD_LOGIC; ...

g rst <= '0'; cnt_test <= cnt_test + '1'; else load <= '0'; rst <= '0'; end if; end if; end process; uut: shift_reg ...